Спосіб фазової синхронізації та пристрій для його здійснення, Банк патентів
ОПИС ВИНАХОДУ ДО ПАТЕНТУ
Зважаючи на вищевикладений в основу винаходу поставлена задача створення способу синхронізації фаз і пристрою для його реалізації, в яких необхідний сигнал, синхронізований по фазі з вхідним сигналом, може формуватися за допомогою простого пристрою шляхом цифрової обробки сигналу.
Аналоговий синусоїдальний сигнал - Sr, який є опорним сигналом, надходить на вхідну клему 1 (фіг. 1). Синусоїдальний сигнал Sr надходить на один із входів фазового детектора 2, який виявляє напрямок і величину різниці фаз між двома аналоговими сигналами.
Лічильник 51 вважає тактовий сигнал, що надходить на вхідну клему 4 під час періоду, в якому сигнал різниці фаз фазового детектора 2 зберігає високий потенціал. У лічильник 51 надходить сигнал скидання (CLR) з клеми 52, цей сигнал скидання показує, що детектор фази 2 виявляє різницю фаз. Значення лічильника 51 скидається сигналом скидання.
Підраховане значення лічильника 51 передається в допоміжну схему підтримки 53. До схеми підтримки 53 підводиться сигнал строба (STB), що надходить з клеми 54 безпосередньо перед сигналом скидання. Схема підтримки 53 підтримує значення лічильника 51 у відповідь сигнал строба.
Детектор фази 2 посилає сигнал різниці фаз (а) (фіг. 2A) у лічильник 51. Сигнал строба (STR) і сигнал скидання (CLR) (фіг. 2B, 2C) надходять на клеми 52, 54 (фіг. 1). Далі тактовий сигнал (CLK) (фіг. 2D) подається на вхідну клему 4 (фіг. 1).
Вважаний таким чином цифровий синусоїдальний сигнал Sd подається на клему 6 і також надходить через цифроаналоговий перетворювач 7 фазовий детектор 2. Якщо фазовий детектор видає сигнал різниціфаз (а), в якому тактовий сигнал періоду високого потенціалу досягає (n), тоді суматор 55 видає сумарне значення "0" і ця схема в даному стані стабільна.
Цифровий синусоїдальний сигнал Sd, зрушений по фазі на величини (±Δ) від синусоїдального сигналу Sr, вводиться на вхід 1, зчитується з пам'яті 3, за допомогою чого цифровий синусоїдальний сигнал Sd, синхронізований по фазі з синусоїдальним сигналом Sr, введеним на клему 1, підводиться до вихідної клеми 6. Ця процедура неодноразово виконується шляхом скидання підрахованого значення лічильника 51 сигналом скидання щоразу, коли фазовий детектор 2 виявляє сигнал різниці фаз.
На фіг. 3 показано, як цифровий синусоїдальний сигнал Sd зчитується з пам'яті. Точніше, у пам'яті 3 зберігається лише хвильова форма чверті періоду, зображена суцільною лінією.
Потім, коли цифровий синусоїдальний сигнал Sd зчитується з пам'яті, він зчитується послідовно під час чверті періоду (1); він зчитується зі зворотним тимчасовим розгорненням під час чверті періоду (2); він зчитується з перевернутою полярністю протягом чверті періоду (3); і він зчитується зі зворотною тимчасовою розгорткою та з перевернутою полярністю під час чверті періоду (4).
Більш того, якщо лічене стартове положення зсувається у відповідь на зміну (±) фази синусоїдального сигналу Sr, введеного на клему 1, цифровий синусоїдальний сигнал Sd, синхронізований по фазі з синусоїдальним сигналом Sr, введеним на клему 1, формується на виході 6.
Якщо вказане число (n) встановлюється на 1/2 від максимального підрахованого значення лічильника 51, тобто максимальне підраховане значення лічильника 51 задається рівним 2n, тоді даний винахід може охопити зміну фазидіапазоні від -n до +n синусоїдального сигналу Sr, введеного на вхідну клему 1. Більше того, якщо період часу, що відповідає періоду часу, в якому максимальне підраховане значення, підраховане лічильником 51, становить 2n, то він вибирається довше, ніж один період синусоїдального сигналу, і тоді даний винахід може охопити зміну фази 360 градусів.
Далі, в заявленій електричній схемі, якщо позиція пам'яті 3, що зчитується, зсувається в цілому на 1/4 періоду, то косинусоїдальний сигнал може бути синхронізований по фазі з синусоїдальним сигналом Sr, введеним на клему 1, а потім обробленим. Більш того, можна синхронізувати по фазі інші сигнали, що відрізняються від вищеописаних тригонометричних функцій хвиль, шляхом збереження в пам'яті 3 сигналу довільної хвильової форми.
Цветоразностный сигнал R-Y з матричної схеми 41 надходить в перемножуючу схему 43, в якій він перемножується з цифровим синусоїдальним сигналом Sin, що надходить з клеми 44. сигналом Cos, що надходить з клеми 46. Ці перемножені сигнали сумуються суматором 47, завдяки чому формується сигнал кольоровості Sc в цифровій формі.
На фіг. 5 представлена блок-схема ланцюга фазової синхронізації згідно з другим варіантом втілення цього винаходу.
Таким чином, лічильник 61 вважає тактовий сигнал, що надходить на вхідну клему 4 у висхідній послідовності під час періоду, в якому сигнал різниці фаз фазового детектора 2 має високий потенціал, і вважає тактовий сигнал, що надходить на вхідну клему 4 у низхідній послідовності під час періоду, в якому сигналрізниці фаз має низький потенціал. У лічильник 61 з клеми 62, наприклад, надходить сигнал скидання (CLR), що показує, що фазовий детектор виявляє сигнал різниці фаз. Підраховане значення лічильника 61 скидається сигналом скидання.
Значення, підраховане лічильником 61, передається в схему підтримки 63. До схеми підтримки 63 перед сигналом скидання підводиться сигнал строба (STB) з клеми 64. Схема підтримки 63 зберігає значення лічильника 61 у відповідь на сигнал строба.
Сигнал різниці фаз (а) надходить з фазового детектора 2 лічильник 61. Сигнал строба (STR) і сигнал скидання (CLR) (фіг. 6B, 6C) надходять на клеми 62, 64. Далі, тактовий сигнал (CLK) (фіг. 6D) надходить на вхідну клему 4.
Вважається таким чином цифровий синусоїдальний сигнал Sd виводиться на вихідну клему 6 і також підходить через цифроаналоговий перетворювач 7 фазовий детектор 2. У той час, поки сигнал різниці фаз (а), в якому тривалості періоду високого потенціалу і періоду низького потенціалу рівні один одному, виводиться з фазового детектора 2, підраховане значення лічильника 61 залишається "0", так що ця схема в даному стані стабілізована.
Цифровий синусоїдальний сигнал Sd, зрушений по фазі на змінну величину (±Δ) щодо синусоїдального сигналу Sr, надходить на вхідну клему 1 і зчитується з пам'яті 3, внаслідок цього цифровий синусоїдальний сигнал Sd, синхронізований по фазі з синусоїдальним сигналом Sr, введеним на вхідну 1, виводиться на вихідний пристрій 6. Потім ця процедура неодноразово виконується шляхом скидання (установки на 0) значення відліку лічильника 61 сигналом скидання щоразу, коли фазовий детектор 2 виявляє сигнал різниці фаз.
Фіг. 7 зображує блок-схему фазового ланцюгасинхронізації згідно з третім варіантом втілення винаходу.
В результаті лічильник 71 вважає тактові сигнали або в висхідній, або в низхідній послідовності в залежності від величини і напрямку різниці фаз між двома аналоговими сигналами, що надходять, наприклад, фазового детектора 21. У лічильник 71 з клеми 72 надходить сигнал скидання (CLR), коли кількість імпульсів PNM сигналу фазового детектора досягає 2 m. Значення лічильника 71 скидається цим сигналом скидання.
Далі, значення, підраховане лічильником 71, надходить у схему підтримки 73. У схему підтримки 73 надходить вихідний з клеми 74 сигнал строба (STB), сформований безпосередньо перед вищезгаданим сигналом скидання. Значення відліку лічильника 71 тим часом підтримується допоміжною схемою 73 цим сигналом строба.
В електричній схемі фазовий детектор 21 посилає сигнал U/D і сигнал різниці фаз (а) (фіг. 8A, 8B) у лічильник 71. Сигнал строба (STR) та сигнал скидання (CLR) (фіг. 8C, 8D) надходять на вхідні клеми 72, 74.
Вважається цифровий синусоїдальний сигнал Sd виводиться на вихідну клему 6 і також надходить через цифроаналоговий перетворювач 7 фазовий детектор 21. У той час, поки сигнал різниці фаз (а), при якому сигнали U/D рівні один одному протягом періоду високого потенціалу і періоду низького потенціалу, що виводиться з фазового детектора 21, значення лічильника 71 залишається на "0", так що ця схема стабілізується в даному стані.
Точніше, цифровий синусоїдальний сигнал Sd, зрушений по фазі на змінені величини (±Δ) щодо синусоїдального сигналу Sr, що надходить на вхідну клему 1, зчитується з пам'яті 3, за допомогою чого цифровий синусоїдальний сигнал Sd, синхронізований по фазі з синусоїдальним сигналом Sr,введеним на вхідну клему 1, виводиться на вихідну клему 6. Ця операція неодноразово виконується шляхом скидання (установки на 0) значення відліку лічильника 71 сигналом скидання щоразу, коли фазовий детектор 21 виявляє сигнал різниці фаз.
Отже, за допомогою способу та схеми синхронізації фаз, згідно винаходу, є можливість формувати необхідний сигнал, синхронізований по фазі з вхідним сигналом простим пристроєм шляхом обробки цифрового сигналу.
ФОРМУЛА ВИНАХОДУ
2. Схема за п. 1, в якій лічильна схема вважає тактовий сигнал у висхідній послідовності, якщо сигнал модуляції ширини імпульсу має одну полярність, і вважає тактовий сигнал у низхідній послідовності, якщо сигнал модуляції ширини імпульсу має протилежну полярність.