НОУ ІНТУІТ, Лекція, Специфіка побудови апаратних платформ високопродуктивних обчислювальних

3.3. Синтез асоціативно керованих МКМД-біт-потокових матричних СВІС арифметико-логічної обробки даних за критерієм максимуму функціональної інтеграції при мінімумі апаратних витрат

При цьомуспецифіка технології прототипуванняу обчислювальній техніці полягає в тому, що необхідно не тільки підвищити споживчі характеристики нової версії біт-матричних НВІС, але й зберегтимікропрограмну сумісністьнових версій з більш ранньою версією архітектури , Закладеної в даному випадку в Н1841 ВФ1.

Таким чином, зниження топологічних норм виробництва вітчизняних НВІС має постійно супроводжуватися взаємопов'язаною реконструкцією операційної, комутаційної та керуючої частин біт-процесора в Н1841 ВФ1. Пов'язано це з тим, що в сучасній мікроелектроніці швидкість зростання ступеня інтеграції на кристалах майже на порядок випереджає швидкість зростання кількості висновків у НВІС,

оскільки перший показник пропорційний площі, що займає транзистор або вентиль, а другий - лінійним розмірам контактних майданчиків, що забезпечують гальванічні переходи від периферії кристала до висновків матричних корпусів НВІС. В результаті зі зростанням ступеня інтеграції матричних НВІС практично завжди з'являється додатковий апаратний ресурс, який і необхідно ефективно задіяти під час обчислень.

Тому в процесі реконструкції НВІС Н1841 ВФ1 насамперед необхідно визначити напрями модифікації структурно-функціональної схеми її біт-процесорів, яка вибиралася виходячи з ефективної реалізації операцій конвеєрного множення, що становить основу переважної кількості алгоритмівцифрової обробки сигналів та зображень реального часу. З цією метою розглянемо алгоритм конвеєрного множення якбазовоїпословної операції.

Нехайабсолютнізначення співмножників представлені -розрядними двійковими числами в прямому коді

та й надходять вони на входи помножувача послідовно та молодшим розрядом уперед.

Тоді їх твір можна уявити:

де - багатомісна операція логічного множення.

Якщо з індексом зв'язати просторову координату систолічної матриці , а з індексом - цілий час , то алгоритм конвеєрного множення, що відповідає (3.1), набуде вигляду:

Крок1. Виділити і запам'ятати на тактів в 1-му осередку систолічної матриці вміст 1-го біта множника і переслати в наступний осередок систолічної матриці.

Крок 2. Виконати послідовно в 1-й комірці систолічної матриці -місцеву операцію всіх біт множини з і переслати в наступну комірку систолічної матриці.

Крок3. Повторити у 2-му осередку систолічної матриці кроки 1, 2 для 2-го біта множника і переслати і в наступний осередок систолічної матриці .

Крок4. Зрушити у 2-му осередку систолічної матриці приватний твір, на один такт по відношенню до і сформувати приватну суму де

Крок5. Повторити в 3-му осередку систолічної матриці кроки 3 і 4, сформувавши приватну суму , де , і т. д. до .

У системі команд Н1841 ВФ1 (див. табл. 3.1) цьому алгоритму відповідає структурна схема конвеєрного помножувача рис. 3.8, в якій операційний канал позначений пунктирними лініями з відповідною операцією, транзиту канал - суцільними лініями, а додаткова затримка - зірочкою ( ) у відповідному каналі. Цифрами позначені тактинадходження молодшого розряду операнда на вхід відповідного біт-процесора, причому проходження операнда через будь-який канал обходиться не менше ніж 1 такт затримки. Циклічна константа, що задає розрядність ( ) перетворюваних операндів, має вигляд , де молодший біт - "1", інші біт - "нулі".

Якщо кожен стовпець біт-матриці рис. 3.8 розбити на верхню та нижню половини, то отримаємо осередки систолічної матриці з двома горизонтально розташованими входами-виходами, які взаємодіють між собою одним вертикальним входом-виходом, що відповідає наведеному вище алгоритму множення.

З наведених даних випливає:

• біт-матриця Н1841 ВФ1 на макрорівні емулює лінійну систолічну матрицю конвеєрного помножувача, тобто працює в режимі "мікро-МКМД" - "макро-ОКМД";
• навіть за реалізації базової пословної операції дорогий площею ресурс зовнішніх гальванічних зв'язків біт-процесорів Н1841 ВФ1 використовується лише на ;
• навіть при реалізації базової послівної операції внутрішній операційний та комутаційний ресурс біт-процесорів Н1841 ВФ1 використовується в середньому на 50%, якщо мати на увазі, що в каналі АЛУ можна виконати 18 елементарних арифметико-логічних операцій, поєднаних за часом та апаратурою з пересилкою результатів див. Розділ 3.1).

Розіб'ємо систолічну матрицю рис. 3.8 на дві частини: верхню та нижню. Тоді для об'єднання можливостей двох біт-процесорів Н1841 ВФ1 в одному біт-процесорі нової версії необхідно реалізувати:

• односпрямований двовимірний потік операндів;
• операційний пристрій на 3 операнди, що відповідає типовим вимогам двовимірних систолічних структур рис. 3.9 [289].

Для переходу віддвонаправлених ортогональних зв'язків рис. 3.9-а до односпрямованих двовимірних зв'язків рис. 3.9-б достатньо в кожному біт-процесорі реалізувати двонаправлені перепрограмовані порти введення-виведення рис. 3.10 і два незалежні канали транзиту із затримкою на 1 і 2 такти. Двоспрямовані порти введення-виведення збільшують коефіцієнт використання двонаправлених ортогональних зв'язків у конвеєрному помножувачі рис. 3.8 до , а типових систолических структурах рис. 3.9 до.

Для кодування всіх типів зовнішніх "систолічних" зв'язків рис. 3.3 потрібно 2 біти в слові інструкції та ознака типу зв'язку (R).

Що задовольняє функціональним вимогам рис. 3.9 схема АЛУ на 3 входи включає (рис. 3.12) два мультиплексори з двома керуючими входами, які використовуються якуніверсальні логічні модуліпо відношенню до двох змінних (УЛМ). Перший з цих ПЛМ реалізує всі 16 логічних функцій 2-х змінних, а другий на додаток до них реалізує ще й звичайно-автоматні функції типу "арифметична сума" та "запам'ятовування одиницею", перша з яких використовується як єдина арифметична, а друга - як єдина оперативно керуюча потоком даних операція.

Незалежне управління УЛМ2 рис. 3.12 з двома інформаційними входами вимагає 8-бітного коду операції (КОП), що збільшує розрядність регістру інструкції на 50%, що є найбільш апаратно ємним блоком біт-процесора (див. табл. 3.3).

Для збереження наступності "знизу-вгору" з Н1841 ВФ1 достатньо реалізувати чотири функції трьох змінних табл. 3.5. Ці функції, з одного боку, орієнтовані наасоціативну обробку потоків даних, що активно використовує такі пословні операції попереднього "маскування", як"логічне множення", "рівнозначність", "нерівнозначність" [46]. З іншого боку, вони забезпечують налаштування на всі функції 1-ї та 2-х змінних Н1841 ВФ1 за рахунок "фіксації в нуль" ( ) однієї або двох із трьох вхідних змінних, що в КМОП-технології реалізується налаштуванням вхідних комутаторів на незадіяні входи біт -процесора.

---