Апаратна реалізація двійкової повністю цифрової системи фазового автопідстроювання частоти
Т. Келін, Д. Супонніков
Апаратна реалізація двійкової повністю цифрової системи фазового автопідстроювання частоти
Системи фазового автопідстроювання частоти (ФАПЧ), виконані у повністю цифровому варіанті, тобто без застосування аналогових елементів, таких як фільтри низьких частот (ФНЧ) і генератор, керований напругою (ГУН), широко застосовуються в багатьох БІС для телекомунікацій, де необхідне відновлення тактової частоти передавальної системи. Відсутність дискретних аналогових компонентів у такій схемі дозволяє досягти високої повторюваності параметрів за одночасно меншої вартості вузла підстроювання частоти.
Розглянуто типовий приклад реалізації вузла повністю цифрової системи фазового автопідстроювання частоти (ПЦСФАПЧ, англійська нотація - DPLL) на БІС програмованої логіки (ПЛІС) фірми Altera. Опис апаратурної частини на мові Verilog дозволяє легко перенести вузол на ПЛІС інших виробників, наприклад, Xilinx, Actel і Lattice.
У попередній статті ("Chip News", № 9, 2002, с. 16) була докладно розглянута блок-схема ПЦСФАПЛ і зроблено аналіз широко застосовуваних петлевих послідовних фільтрів, що служать цілям підвищення завадостійкості системи. Там же описаний фільтр випадкових блукань зі змінним значенням скидання, використання якого дозволяє досягти хороших динамічних характеристик петлі, не програючи в перешкодах. Нижче розглянемо реалізацію та застосування такого вузла в реальній системі.
У процесі роботи з телекомунікаційним обладнанням виникла необхідність підключення оригінального модуля обробки сигналів до сигнальних ліній інтерфейсу ISDN-BRI у точці S, що відповідає специфікації ITU-T I.430. Фізична конфігурація цього інтерфейсу має одне мережне закінчення, дванавантажувальних опорів (одне в мережевому закінченні, інше - на кінці шини) і передбачає можливість підключення до шини кількох кінцевих пристроїв [1]. p align="justify"> Електрична специфікація інтерфейсу ITU-T G.961 передбачає передачу бітів даних трійковим кодом (рис. 1) з чергуванням полярності імпульсів - біполярний код AMI. Цей код має недолік, пов'язаний з тим, що якщо передається довга послідовність одиниць, виділення тактової частоти може бути погіршено. В окремих варіантах виконання апаратури, що використовує такий код, дані спеціально скремблюються, щоб полегшити синхронізацію приймача, але для інтерфейсу I.430 скремблювання не передбачено. Розглядаючи практично застосовувані системи зв'язку, побудовані цьому інтерфейсі, можна переконатися, що, залежно стану каналу, тривалість " періоду мовчання " досягає довжини одного кадру. При цьому вимоги специфікації встановлюють неприпустимість розсинхронізації консольної та апаратури, що задає, навіть у разі "мовчання" в лінії до 40 кадрів, тобто 10 мс. Таким чином, потрібно побудувати вузол, що забезпечує надійну синхронізацію приймача кінцевого пристрою з задає апаратурою.
Малюнок 1. Форма сигналу базового інтерфейсу користувача
Використання ПЦСФАПЧ для побудови вузла синхронізатора
Для забезпечення бітової синхронізації, тобто отримання на виході вузла послідовності імпульсів, кожен перепад яких, позитивний або негативний, припадає на середину бітового інтервалу вхідного сигналу, доцільно використовувати ПЦСФАПЧ, що має достатню інертність, що дозволяє запобігти "догляду" фази на виході вузла синхронізації передачі довгої серії одиниць. У нашому випадку такі інтервали можутьдосягати 240 мкс, за відсутності активізованого кінцевого обладнання на шині. При цьому тривалість одного бітового інтервалу дорівнює 52 мкс, що еквівалентно швидкості передачі даних з частотою 192 кГц. Можливі й інші варіанти виконання вузла, як, наприклад, використання лічильника, що перезавантажується по перепаду вхідного сигналу, але такий синхронізатор не буде мати будь-який запас перешкодостійкості і, крім того, дуже вимогливий до точності установки частоти генератора, що задає в проектованій системі.
Особливості включення ПЦСФАПЧ до схеми зі змішаними сигналами
Цей пристрій, що містить вузол синхронізатора, являє собою аналогово-цифрову схему, де сигнали, що надходять на вхід з шинного інтерфейсу, є аналоговими, а робота з синхронізації та виділення бітів вхідної послідовності ведеться цифровими схемами стандарту LVTTL або LVCMOS. Для поєднання рівнів сигналу використовуваного інтерфейсу з логічними рівнями цифрової частини системи може бути застосований аналого-цифровий перетворювач, при використанні в подальшому тракті обробки цифрового процесора обробки сигналів (ЦПОС) або компаратор, що виділяє позитивні і негативні імпульси потрійного коду AMI. У описуваному вузлі використання ЦПОС надмірно, та застосована схема, представлена на рис. 2. Потенціали "землі" обладнання, що реалізує мережне закінчення і "землі" кінцевої апаратури можуть відрізнятися, крім цього, сигнальним парам інтерфейсу часто передається постійна напруга для живлення терміналів. В силу зазначених причин, вхідний сигнал, щоб уникнути небажаного впливу синфазної напруги, подається на ізолюючий трансформатор Т1, після чого на компараторі СMP1 виділяються позитивні та негативні імпульси рівняLVTTL, які можуть бути подані безпосередньо на вхід вузла синхронізатора. Схема АРУ необов'язкова, але її використання актуальне при нестабільних або заздалегідь невідомих рівнях сигналу передавачів на шині, що може бути наслідком згасання лінії невисокої якості.
Апаратна реалізація ПЦСФАПЛ у вузлі синхронізатора
На рис. 3 представлена блок-схема вузла, до складу якого включений синхронізатор. Встановлена в модулі мікросхема сімейства ACEX EP1K50TC144 з успіхом дозволила реалізувати вісім вузлів синхронізації за необхідної їхньої швидкодії.
Вихідна задача полягала у тому, щоб відновити тактову синхронізацію частотою F1 = 192 кГц. При цьому частота тактового сигналу, що подається на ВІС програмованої логіки, була обрана кратною F1 і досить високою для забезпечення невеликої величини тремтіння фази. Також, у процесі аналізу тимчасових затримок у САПР "MAXPlus+II Baseline" було знайдено обмеження максимальної частоти зверху. В результаті оптимальна частота вузла синхронізатора склала 18432 кГц, що в 96 разів перевищило частоту передачі даних по шині інтерфейсу, що обслуговується. Базовий коефіцієнт дільника із змінним коефіцієнтом поділу (ДПКД) ми вибрали вдвічі менший, тобто 48. Зумовлено це було бажанням отримати на виході сигнал зі шпаруватістю 2.
І тому дільник на 2 включений безпосередньо після виходу ДПКД. Це рішення необов'язкове і, якщо його не реалізовувати, коефіцієнт розподілу L дорівнюватиме 96, що дозволить зменшити тремтіння фази, щоправда, в обмін на зменшення смуги захоплення. Тому крок підстроювання виявився рівним:
Таким чином, ширина смуги утримання вузла:
що становить близько 4% від базової частоти F1 = 192 кГц і набагато більше нестабільності, що визначається I.430 (8.1.2) [3].
Ширина смуги захвату для глибини петлевого фільтра N = 8 та частоти петлі з розімкненим контуром регулювання f0 = 192 кГц:
Вимогам параграфа 8.2.2 специфікації [3], які встановлюють допустимі межі тремтіння фази відновленого сигналу синхронізації в межах 7%, вузол задовольняє, що наочно було відображено в попередній статті.
Фазовий компаратор здійснює порівняння фази вихідного синхросигналу та послідовності даних інтерфейсу на кожному позитивному перепаді вхідного потоку. При цьому компаратор має релейну характеристику [2], що дає виграш за апаратними витратами, але з іншого боку, підвищує інертність контуру регулювання, що, втім, у нашому випадку не критично. Рішення про порівняння фаз передається в петльовий фільтр, з глибиною складових його N-фільтра 8 і M-фільтра 32. Замикання сигналів фазового компаратора відбувається за позитивним перепадом загальної опорної тактової частоти вузла (MainClock). Зазначимо, що для надійної роботи вузла всі процеси в модулях синхронні саме з цим сигналом, це дозволяє уникнути невизначених станів регістрів і досягти стійкої роботи синхронізатора в різних варіантах імплементації. Петлевий фільтр, у свою чергу, виробляє сигнали Positive і Negative, що управляють зсувом фази вихідної частоти за допомогою пристрою керування фазою. Останнє базується на лічильнику, значення якого збільшується на 2 у разі відставання фази і не збільшується зовсім у разі випередження. Дані операції повністю відповідають "урізанню" додаткового імпульсу або "викресленню" у разізастосування не ДПКД, а дільника з фіксованим коефіцієнтом поділу. За відсутності сигналів регулювання фази значення інкремента лічильника дорівнює одиниці і в цьому випадку частота, що встановилася на виході петлі, буде дорівнює
Загальний вид системи з ПЛІС, ресурсами якої було реалізовано вузол ПЦСФАПЧ, показано на рис. 4.
Практично отриманий результат перевірено на встановленому устаткуванні, що підтримує базовий інтерфейс користувача, відповідний специфікації ITU-T I.430, і показав повну працездатність системи. При розімкнутому контурі (наприклад, вхід послідовності даних закорочений на "масу") регулювання не відбувається, і вхідні дані вільно "ковзають" уздовж вихідного синхросигналу (рис. 5). У разі замкнутої петлі вузол здійснює захоплення фази вхідного сигналу, при цьому кожен спадаючий фронт вихідної частоти припадає на середину бітового інтервалу даних, що передаються по шині (рис. 6). Далі ця частота може бути використана для фіксації бітів, що надходять, і їх подальшій обробці.
- Сигналізація у мережах зв'язку. Том 2. Б.С. Гольдштейн. М.: Радіо та зв'язок, 1998. 44 с.
- Системи фазової синхронізації із елементами дискретизації. 2-ге вид., дод. та перероб. В.В. Шахгільдян, А.А. Ляховкін, В.Л. Каракін та ін; За ред. В.В. Шахгільдяна. М.: Радіо та зв'язок, 1989. 320 с.
- Basic User-Network Interface – Layer 1 Specification. ITU-T Recommendation I.430 - ITU, 1996. P. 33-45.